Desain VHDL Sistem Pengirim Data Serial Asinkron 8 Bit - Titiek Suheta, ; Arief Budijanto, (Teknika, 2006)
Dalam paper ini melaporkan hasil perancangan sistem pengirim data serial asinkron 8 bit yang dibangun dari beberapa blok rangkaiandigital yaitu rangkaian control yang merupakan rangkaian kombinasional, rangkaian counter, register dan multiplekser. Pada perancangan sistem ini menggunakan metoda Alogorithmic State Machine (ASM) sebagai tahapan pertama, kemudian merepresentasikan dalam bentuk table keadaan. Langkah berikut melakukakan verifikasi dengan VHDL tools dari Altera Maxplus 9.5. Hasil simulasi yang diperlihatkan pada gambar 8. dan gambar 9. sudah sesuai dengan rancangan menggunakan ASM.   In this paper, reported the result of the design of eight bit asinkron serial data sender system is built from digital connection is the control conection or combination connection, counter connection, register and multiplexer.In this design system, uses ASM method as the first step is doing verification with VHDL tools from altera maxplus 9.5. The result of simulation is shown in picture 8 and 9 is suitable with the design using ASM.