PENGUJIAN RANGKAIAN SEKUENSIAL ISCAS’89 S641 MENGGUNAKAN SYNOPSYS TETRAMAX DAN METODE SCAN DESIGN - Griffani Megiyanto Rahmatullah; Sarosa Castrena Abadi (Sekolah Tinggi Teknologi Mandala Bandung, 2019)
Tahap yang paling penting dalam proses pembuatan sebuah chip adalah pengujian. Pengujian dilakukan untuk memastikan hasil rancangan sesuai dengan spesifikasi yang telah ditentukan. Proses pengujian juga dilakukan untuk mengidentifikasi fault yang muncul pada sebuah rangkaian. Algoritma yang dilakukan untuk menghasilkan test pattern pada rangkaian sequensial adalah scan chain. Rangkaian yang diuji adalah rangkaian s641 (ISCAS 89) dengan metode non scan, full scan, dan partial scan. Rangkaian s641 dioptimasi dan dimodifikasi terlebih dahulu dengan menggunakan Synopsys Design VisionTM. Seluruh D-Flip-Flop (DFF) pada rangkaian s641 diubah menjadi Scanable D-Flip-Flop (SDFF) dan kemudian ditambahkan scan-chain yaitu port scan-in, scan-out, dan scan-enable pada rangkaian. Hasil pengujian didapatkan nilai fault coverage untuk rangkaian s641 setelah dioptimasi bernilai diatas 95% dengan pengujian partial scan sequential ATPG menggunakan penggantian 3 SDFF. Apabila dilakukan penggantian sebanyak 15 SDFF, maka nilai fault coverage yang didapatkan mendekati 100% dengan pengujian yang sama.