Article Per Year (5 Year)
p-Index From 2020 - 2025
0.947
P-Index
This Author published in this journals
All Journal Teknik Sipil dan Arsitektur Jurnal Informatika dan Teknik Elektro Terapan Jurnal Serambi Engineering Jurnal Teknologi Dan Sistem Informasi Bisnis Jurnal Teknik Sipil dan Arsitektur International Journal of Artificial Intelligence and Robotic Technology (IJAIRTec)
WIDIANTO WIDIANTO
Unknown Affiliation
Chemical Engineering, Chemistry & Bioengineering Civil Engineering, Building, Construction & Architecture Computer Science & IT Control & Systems Engineering Electrical & Electronics Engineering Engineering Environmental Science

Published : 7 Documents Claim Missing Document
Claim Missing Document
Check
Articles

Found 2 Documents
Search
Journal : Jurnal Informatika dan Teknik Elektro Terapan

 1 
CAKUPAN VERIFIKASI TESTBENCH DALAM MENDETEKSI KERUSAKAN HUBUNG SINGKAT DI RANGKAIAN TERPADU KOMPARATOR Widianto Widianto
Jurnal Informatika dan Teknik Elektro Terapan Vol 11, No 3s1 (2023)
Publisher : Universitas Lampung

Show Abstract | Download Original | Original Source | Check in Google Scholar | DOI: 10.23960/jitet.v11i3s1.3527

Abstract

Dalam penelitian ini, testbench diajukan untuk mendeteksi kerusakan hubung singkat ke suplai tegangan dan ke ground yang terjadi di dalam rangkaian terpadu komparator dengan cakupan pendeteksian/ coverage di setiap titik rangkaian penyusun dalam rangkaian terpadu tersebut. Testbench tersusun dari beberapa komponen, yaitu: transaction object, generator, interface, driver, monitor, scoreboard, environment, test, dan testbench top. DUT (Design Under Test) atau desain yang akan diuji yaitu rangkaian terpadu komparator. Desain testbench dan DUT dirancang menggunakan Bahasa SystemVerilog dan diverifikasi menggunkan simulator Questasim 2021.1. Hasil verifikasi menunjukkan bahwa kerusakan hubung singkat yang terjadi di dalam DUT dapat dideteksi dengan keterangan error dan disertai dengan coverage 94.44%
CAKUPAN VERIFIKASI TESTBENCH DALAM MENDETEKSI KERUSAKAN HUBUNG SINGKAT DI RANGKAIAN TERPADU KOMPARATOR Widianto Widianto
Jurnal Informatika dan Teknik Elektro Terapan Vol 11, No 3s1 (2023)
Publisher : Universitas Lampung

Show Abstract | Download Original | Original Source | Check in Google Scholar | DOI: 10.23960/jitet.v11i3s1.3527

Abstract

Dalam penelitian ini, testbench diajukan untuk mendeteksi kerusakan hubung singkat ke suplai tegangan dan ke ground yang terjadi di dalam rangkaian terpadu komparator dengan cakupan pendeteksian/ coverage di setiap titik rangkaian penyusun dalam rangkaian terpadu tersebut. Testbench tersusun dari beberapa komponen, yaitu: transaction object, generator, interface, driver, monitor, scoreboard, environment, test, dan testbench top. DUT (Design Under Test) atau desain yang akan diuji yaitu rangkaian terpadu komparator. Desain testbench dan DUT dirancang menggunakan Bahasa SystemVerilog dan diverifikasi menggunkan simulator Questasim 2021.1. Hasil verifikasi menunjukkan bahwa kerusakan hubung singkat yang terjadi di dalam DUT dapat dideteksi dengan keterangan error dan disertai dengan coverage 94.44%
Co-Authors Elvis Umbu Lolo ELVIS UMBU LOLO Meliana Dewi Richardus Indra Gunawan S. SUMARDININGSIH Sucipto Sucipto Tri Susilowati YONATHAN SURYO PAMBUDI