<![CDATA[AbstrakArithmetic Logic Unit (ALU) adalah bagian penting dari mikroprosesor yang melakukan instruksi aritmatika dan logika. Kinerja mikroprosesor sangat tergantung pada kinerja ALU. Dalam tulisan ini, ALU dirancang menggunakan konsep matematika vedas untuk mengoptimalkan kompleksitas dan kecepatan desain dalam unit aritmatika, yaitu Urdhva-tiryagbhyam Sutra dan Nikhilam Sutra. Proyek yang diusulkan dikodekan dalam Very HighSpeed Integrated Circuit Hardware Description Language (VHDL), diikuti oleh sintesis menggunakan Xilinx ISE PlanAhead 14.7, dan diimplementasikan dalam Spartan3E FPGA. Hasil proyek yang diusulkan akan dibandingkan dengan metode lain untuk mengetahui efektivitas penggunaan metodevedic mathematics.Kata Kunci – Vedic Mathematics, Arithmetic Logic Unit, FPGA, VHDL, Spartan-3EAbstractArithmetic Logic Unit (ALU) is an important part of the microprocessor which performs arithmetic instructions and logic. Microprocessor performance is very depending on the performance of the ALU. In writing In this case, the ALU is designed using the concept of vedas math to optimize complexity and speed of design in arithmetic unit, i.e. Urdhva-tiryagbhyam Sutras and Nikhilam Sutras. Projects that proposed coded in Very HighSpeed Integrated Circuit Hardware Description Language (VHDL), followed by synthesis using Xilinx ISE PlanAhead 14.7, and implemented in the Spartan3E FPGA. Proposed project results will be compared with other methods to find out the effectiveness of using vedic mathematics method. Keywords – Vedic Mathematics, Arithmetic Logic Unit, FPGA, VHDL, Spartan-3E]]>
Copyrights © 2022
