Jurnal Alih Teknologi Sistem Informasi (JATSI)
Vol 6, No 1 (2026)

Implementasi dan Simulasi Half Adder dan Full Adder Berbasis Gerbang Logika Menggunakan EWB

Alhibarsyah, Alhibarsyah (Unknown)



Article Info

Publish Date
19 Apr 2026

Abstract

Penelitian ini bertujuan untuk merancang dan mensimulasikan rangkaian kombinasional berupa half adder dan full adder menggunakan perangkat lunak Electronic Workbench (EWB). Metode yang digunakan adalah eksperimen berbasis simulasi dengan menyusun rangkaian menggunakan gerbang logika dasar seperti XOR, AND, dan OR, kemudian menguji setiap kombinasi input untuk mengamati output melalui indikator LED. Hasil simulasi dibandingkan dengan tabel kebenaran teoritis untuk mengetahui tingkat kesesuaian. Hasil penelitian menunjukkan bahwa seluruh output rangkaian half adder dan full adder memiliki kesesuaian 100% dengan teori aljabar Boolean. Hal ini membuktikan bahwa EWB mampu merepresentasikan fungsi logika digital secara akurat dan efektif sebagai media pembelajaran sistem digital. Namun, simulasi yang dilakukan masih bersifat ideal dan belum mempertimbangkan faktor non-ideal seperti propagation delay dan konsumsi daya. Kata kunci: Rangkaian Kombinasional, Half Adder, Full Adder, Gerbang Logika, Electronic Workbench

Copyrights © 2026






Journal Info

Abbrev

JATSI

Publisher

Subject

Computer Science & IT Control & Systems Engineering

Description

Jurnal Alih Teknologi Sistem Informasi (JATSI) adalah media publikasi ilmiah yang ditulis oleh dosen, peneliti, dan mahasiswa di bidang komputer, dll. JATSI menerbitkan makalah penelitian asli, yang direview dan melalui mekanisme secara online. Semua makalah direview setidaknya oleh dua orang ...